فرایند ۶۵ نانومتر

فرایند ۶۵ نانومتر گره طرح نگارنوری پیشرفته است که در ساخت نیم رسانا سیماس ( ماسفت ) استفاده می شود. پهنای باند خطوط چاپی ( یعنی طول گیت ترانزیستور ) می توانند به حداقل ۲۵ نانومتر برسند به طور اسمی فرایند ۶۵ نانومتر، درحالی که گام بین دو خط ممکن است از ۱۳۰ نانومتر بیشتر باشد[ ۱] برای مقایسه، ریبوزوم های سلولی حدود ۲۰ نانومتر انتها - به - انتها است. یک بلور سیلیکون بدنه دارای ثابت شبکه ۰/۵۴۳ نانومتر است، بنابراین چنین ترانزیستورهایی از مرتبه ۱۰۰ اتم هستند. توشیبا و سونی فرایند ۶۵ نانومتر را در سال ۲۰۰۲ اعلام کردند، [ ۲] قبل از شروع فوجیتسو و توشیبا در سال ۲۰۰۴، [ ۳] و سپس تی اس ام سی تولید را درسال ۲۰۰۵ آغاز کرد. [ ۴] تا سپتامبر ۲۰۰۷، اینتل، ای ام دی یونایتد مایکروالکترونیکس کورپوریشن ( UMC ) ، آی بی ام و چارتد نیز تراشه های ۶۵ نانومتر تولید می کردند.
ضخامت گیت، یکی دیگر از ابعاد مهم، به اندازه ۱/۲ نانومتر ( Intel ) کاهش می یابد. فقط چند اتم قسمت «کلید» ترانزیستور را عایق می کند و لذا باعث می شود که بار از طریق آن جریان یابد. این اثر نامطلوب، نشت، ناشی از تونل زنی کوانتومی است. شیمی جدید دی الکتریک های گیت با کاپای - بالا باید با فنون های موجود، از جمله بایاس زیرلایه و ولتاژ آستانه چندگانه، ترکیب شود تا با جلوگیری از نشت از مصرف توان جلوگیری شود.
• طول گیت: ۳۰ نانومتر ( با کارایی بالا ) تا ۵۰ نانومتر ( کم - مصرف )
• ولتاژ هسته: ۱/۰ ولت
• ۱۱ لایه میان هابند مسی با استفاده از نانو - خوشه بندی سیلیس به عنوان κ دی الکتریک فوق العاده کم ( κ = ۲/۲۵ )
• فلز ۱ گام: ۱۸۰ نانومتر
• سورس/درین نیکل سیلیکا
• ضخامت اکسید گیت: ۱/۹ نانومتر ( n ) و ۲/۱ نانومتر ( p )
در واقع دو نسخه از این فرایند وجود دارد: CS200، با تمرکز بر کارایی بالا، و CS200A، با تمرکز بر کم - مصرفی. [ ۷] [ ۸]